Notice
Recent Posts
Recent Comments
Link
| 일 | 월 | 화 | 수 | 목 | 금 | 토 |
|---|---|---|---|---|---|---|
| 1 | 2 | 3 | 4 | 5 | ||
| 6 | 7 | 8 | 9 | 10 | 11 | 12 |
| 13 | 14 | 15 | 16 | 17 | 18 | 19 |
| 20 | 21 | 22 | 23 | 24 | 25 | 26 |
| 27 | 28 | 29 | 30 |
Tags
- branch prediction
- pipelined cache
- structural hazard
- pipelined
- dynamic scheduling
- Cache
- Subquery
- 관계형 모델
- multibanekd cache
- store conditional
- nonblocking cache
- sequential consistency
- sql
- way prediction
- theta join
- ISA
- register renaming
- cache coherence miss
- dependence
- pipline hazards
- atomic exchange
- directory based coherence protocol
- cache coherence
- moesi
- mesi
- cache optimization
- relational model
- speculative execution
- transactional memory
- load linked
Archives
- Today
- Total
목록directory based coherence protocol (1)
공대생의 공부흔적
[컴퓨터구조#11-2] 캐시 일관성 (Cache Coherence) - 캐시 일관성 미스, 다층 캐시, 디렉토리 기반 프로토콜
참고: Computer Architecture: A Quantitative Approach (5th edition) - 5.4.지난 글에 이어, 캐시 일관성에 대한 추가적인 주제들을 다룰 것이다.목차캐시 일관성 미스다층 캐시디렉토리 기반 프로토콜1. 캐시 일관성 미스일반적으로 캐시 미스에는 cold, capacity, conflict 세 가지의 미스가 존재한다.하지만 invalidation 기반 멀티프로세서에만 있는 새로운 캐시 미스의 종류가 존재한다. 예를 들면 다음과 같다.P1 read address A (S state)P2 write to address A (P1은 I state, P2는 M state)P1 read address A → 이때 invalidation으로 인해 캐시 미스가 발생한다.이..
Computer Architecture
2024. 6. 5. 23:14